Points Clés
- AMD a divulgué des détails sur les SoC Venice et MI400 au CES 2026.
- Les puces sont fabriquées en utilisant des nœuds de processus 3nm et 2nm.
- L'architecture Venice intègre une implémentation AVX-512 améliorée et une prédiction de branchement.
- La série MI400 prend en charge la mémoire LPDDR6 et dispose d'un NPU mis à niveau.
- Les projections de performance incluent une amélioration de 20-25 % pour Venice et une performance IA 2x pour MI400.
Résumé Rapide
Au CES 2026, AMD a levé le voile sur ses Venice et MI400 System-on-Chips (SoC) très attendus. La présentation a fourni un aperçu complet de la feuille de route architecturale pour les années à venir. L'architecture Venice représente la prochaine génération de la plateforme de calcul haute performance d'AMD, conçue pour succéder à la génération actuelle de puces.
Une attention particulière a été portée aux nœuds de processus de fabrication. Les divulgations ont confirmé que Venice et MI400 sont fabriqués en utilisant des technologies de pointe de 3nm et 2nm provenant des fonderies leaders. La présentation a également détaillé l'évolution de l'interconnexion Infinity Fabric et l'intégration de normes mémoire avancées. Ces mises à jour signalent la position agressive continue d'AMD dans le paysage compétitif des semi-conducteurs.
Plongée dans l'Architecture Venice
L'architecture de cœur Venice était au centre des divulgations du CES 2026. Les ingénieurs d'AMD ont détaillé les changements microarchitecturaux conçus pour maximiser les instructions par cycle (IPC). La nouvelle conception intègre une fenêtre d'instructions élargie et une précision de prédiction de branchement améliorée. Ces changements visent à réduire les stagnations et à augmenter le débit pour les charges de travail complexes.
Les améliorations clés dans l'architecture Venice incluent :
- Une implémentation AVX-512 améliorée pour un débit en virgule flottante plus élevé.
- Une bande passante de cache de données L1 et L2 accrue pour alimenter les unités d'exécution.
- Unités de prédiction de branchement optimisées pour minimiser les vidages de pipeline.
L'architecture est conçue pour évoluer sur une large gamme de TDP, des facteurs de forme mobiles aux environnements de bureau et serveurs haut de gamme. AMD a souligné que Venice maintient la compatibilité avec l'infrastructure de socket AM5 existante, assurant une voie de mise à niveau fluide pour les consommateurs.
Série MI400 et Accélération IA
À côté des cœurs CPU Venice, AMD a dévoilé la série MI400 de SoC, qui mettent l'accent sur les capacités d'IA et d'apprentissage automatique. La série MI400 intègre des cœurs graphiques RDNA de nouvelle génération avec des accélérateurs IA dédiés. Cette conception hétérogène permet à la puce de gérer le rendu graphique et les calculs IA parallèles simultanément.
La série MI400 introduit une nouvelle architecture de sous-système mémoire. AMD a annoncé la prise en charge de la mémoire LPDDR6, offrant une bande passante nettement plus élevée et une consommation d'énergie inférieure par rapport aux générations précédentes. Ceci est crucial pour les charges de travail IA intensives en bande passante mémoire. L'Unité de Traitement Neuronal (NPU) intégrée a été mise à niveau pour offrir jusqu'à deux fois la performance de la génération précédente, permettant le traitement sur appareil pour les grands modèles de langage et les applications d'IA générative.
Fabrication et Technologie de Processus
La construction physique des puces Venice et MI400 met en évidence la maîtrise de la fabrication avancée par AMD. Les puces sont produites sur les nœuds de processus N3X et N2P de TSMC. Ces nœuds offrent des gains substantiels en densité de transistors et en efficacité énergétique. L'utilisation de ces nœuds avancés permet à AMD d'intégrer plus de cœurs et de cache sur une seule puce.
AMD a également discuté des technologies d'emballage utilisées pour ces SoC. L'entreprise utilise :
- Emballage 2.5D pour les interconnexions à haute bande passante.
- Empilement 3D pour l'intégration du cache.
- Matériaux d'interface thermique avancés pour gérer la densité de chaleur.
Ces avancées de fabrication sont cruciales pour maintenir le leadership en matière de performance par watt qu'AMD a atteint ces dernières années. La transition vers ces nœuds est selon les rapports en bonne voie pour la production de masse plus tard dans l'année.
Projections de Performance
Bien que les chiffres de benchmark spécifiques n'aient pas été finalisés, AMD a fourni des estimations de gain de performance pour les plateformes Venice et MI400. Dans les charges de travail intensives en calcul, Venice devrait offrir une amélioration de 20-25 % par rapport à la génération actuelle. Ce gain est attribué à une combinaison de vitesses d'horloge plus élevées et d'efficacité architecturale.
Pour la série MI400, l'accent est mis sur la performance IA. AMD vise une augmentation de 2x en TOPS (Trillions d'Opérations Par Seconde) pour les tâches d'inférence IA. L'entreprise a également souligné les améliorations en matière d'efficacité énergétique, visant à réduire la consommation d'énergie totale du système dans les appareils mobiles jusqu'à 15 % dans des scénarios d'utilisation typiques. Ces projections placent les puces à venir dans une position concurrentielle forte face aux offres rivales d'Intel et NVIDIA.
