حقائق أساسية
- كشفت AMD عن تفاصيل حول أجهزة Venice و MI400 SoCs في CES 2026.
- يتم تصنيع الرقائق باستخدام عقد التصنيع 3nm و 2nm.
- تتميز معمارية Venice بتحسين تطبيق AVX-512 وتنبؤ الفروع.
- تسلسل MI400 يدعم ذاكرة LPDDR6 ويتميز بوحدة معالجة عصبية مُرقّة.
- تتضمن توقعات الأداء تحسناً بنسبة 20-25% لـ Venice و أداء ذكاء اصطناعي مضاعف لـ MI400.
ملخص سريع
في CES 2026، كشفت AMD النقاب عن أجهزتها المنتظرة بفارغ الصبر Venice و MI400 System-on-Chips (SoCs). قدم العرض نظرة شاملة عن خارطة الطريق المعمارية للسنوات القادمة. تمثل معمارية Venice الجيل التالي من منصة AMD عالية الأداء، والتي بنيت لخلفية الجيل الحالي من الرقائق.
أُعطي اهتمام كبير لعقد التصنيع. أكدت التفاصيل التي كُشفت أن Venice و MI400 يتم تصنيعهما باستخدام تقنيات التصنيع المتطورة 3nm و 2nm من مصادر تصنيع رائدة. كما قدم العرض تفصيلاً عن تطور رابط Infinity Fabric ودمج معايير الذاكرة المتقدمة. تشير هذه التحديثات إلى الموقف العدائي المستمر لـ AMD في المشهد التنافسي للأ半اقودة.
الغوص في معمارية Venice
كانت معمارية نواة Venice محور التركيز في التفاصيل التي كُشفت في CES 2026. قام مهندسو AMD بتفصيل التغييرات المعمارية المصممة لتعظيم التعليمات لكل ثانية (IPC). يحتوي التصميم الجديد على نافذة تعليمات موسعة وتحسين دقة تنبؤ الفروع. هذه التغييرات مصممة لتقليل التوقفات وزيادة معدل النقل للعبء العمل المعقدة.
تتضمن التحسينات الرئيسية في معمارية Venice:
- تطبيق AVX-512 محسّن لزيادة معدل نقل الأعداد العشرية.
- زيادة عرض نطاق ذاكرة التخزين المؤقت L1 و L2 لتغذية وحدات التنفيذ.
- وحدات تنبؤ الفروع مُحسّنة لتقليل عمليات إفراغ خط الأنابيب.
تم تصميم المعمارية للتوسع عبر مجموعة واسعة من TDPs، من العوامل الشكل المحمولة إلى سطح المكتب عالي النهاية وبيئات الخوادم. أكدت AMD أن Venice تحافظ على التوافق مع البنية التحتية الحالية لمقبس AM5، مما يضمن مسار ترقية سلس للمستهلكين.
تسلسل MI400 وتسريع الذكاء الاصطناعي
بجانب أنوية Venice CPU، كشفت AMD عن تسلسل MI400 من أجهزة SoCs، الذي يضع تركيزاً ثقيلاً على قدرات الذكاء الاصطناعي والتعلم الآلي. يدمج MI400 أنوية الرسوميات RDNA من الجيل التالي مع مسرّعات ذكاء اصطناعي مخصصة. هذا التصميم المتجانس يسمح للرقاقة بالتعامل مع تقديم الرسوميات والحسابات المتوازية للذكاء الاصطناعي في وقت واحد.
يقدم تسلسل MI400 معمارية فرعية ذاكرة جديدة. أعلنت AMD عن دعم ذاكرة LPDDR6، مما يوفر عرض نطاق أعلى بكثير واستهلاك طاقة أقل مقارنة بالأجيال السابقة. هذا أمر بالغ الأهمية لأعباء عمل الذكاء الاصطناعي التي تكون مكثفة لعرض نطاق الذاكرة. تم ترقية وحدة المعالجة العصبية (NPU) المدمجة لت delivering أداءً يصل إلى ضعف أداء الجيل السابق، مما يمكّن المعالجة على الجهاز للكبيرة نماذج اللغة والتطبيقات التوليدية للذكاء الاصطناعي.
التصنيع وتقنية العملية
يبرز البناء المادي لرقائق Venice و MI400 إتقان AMD للتصنيع المتقدم. يتم إنتاج الرقائق على عقد التصنيع TSMC's N3X و N2P. تقدم هذه العقد مكاسب كبيرة في كثافة الترانزستور وكفاءة الطاقة. يسمح استخدام هذه العقد المتقدمة لـ AMD بحزم المزيد من الأنوية وذاكرة التخزين المؤقت على رقاقة واحدة.
تناقش AMD أيضاً تقنيات التغليف المستخدمة لهذه الأجهزة. تستخدم الشركة:
- التغليف 2.5D لروابط عرض النطاق العالية.
- التكدس 3D لدمج ذاكرة التخزين المؤقت.
- مواد واجهة حرارة متقدمة للتحكم في كثافة الحرارة.
هذه التطورات التصنيعية حاسمة للحفاظ على ريادة الأداء لكل واط التي حققتها AMD في السنوات الأخيرة. يُقال إن التحول إلى هذه العقد جارٍ حسب الجدول الزمني للإنتاج الضخم لاحقاً في العام.
توقعات الأداء
بينما لم يتم إقرار أرقام benchmarks محددة، قدمت AMD تحسينات أداء تقديرية لمنصات Venice و MI400. في أعباء العمل الثقيلة على الحسابات، من المتوقع أن تقدم Venice تحسيناً بنسبة 20-25% مقارنة بالجيل الحالي. يُعزى هذا الربح إلى مزيج من السرعات ساعة أعلى وكفاءة معمارية.
أما بالنسبة لتسلسل MI400، فالتركيز على أداء الذكاء الاصطناعي. تستهدف AMD زيادة 2x في TOPS (تريليون عملية في الثانية) لمهام استنتاج الذكاء الاصطناعي. كما أوضحت الشركة تحسينات في كفاءة الطاقة، بهدف خفض استهلاك الطاقة الإجمالي للنظام في الأجهزة المحمولة بنسبة تصل إلى 15% في سيناريوهات الاستخدام النموذجية. تضع هذه التوقعات الرقائق القادمة في موقف تنافسي قوي ضد عروض المنافسين من Intel و NVIDIA.
